RISC-V von Software bis Silizium: Programmierung, Linux, FPGA und KI-Anwendungen Schulung

RISC-V-Architekturgrundlagen und Überblick über das Ökosystem

Die RISC-V-ISA-Landschaft und ihre Einführung in der Industrie

• Die Philosophie der offenen ISA und das Standardisierungsumfeld von RISC-V International
• Mentales Modell von RISC-V: Load-Store-Architektur, Registerdatei, Byte-Reihenfolge
• Vergleich mit ARM, x86 und POWER: Kompromisse für heterogene Computing-Architekturen
• Bewertung der Reife des Ökosystems: SiFive, T-Head, Western Digital und die wachsende Open-Source-Silizium-Community
• Standardisierte Schnittstellen: RISC-V Privileged ISA, Machine Software Abstraction Layer (MSBL)

Speichermodelle und ABI-Konformität

• Spezifikation der Unprivileged Architecture: CSR-Map, Ausnahmebehandlung und Speicherhierarchien
• RV32I / RV64I-Instruktionsätze und ABI-Konformität für Cross-Platform-Binary-Portabilität
• Speicherordnungsregeln und Barrier-Instruktionen für Multiprozessor-Systeme

RISC-V-Assemblerprogrammierung und Compiler-Toolchain

Low-Level-Instruktionsprogrammierung

• Grundlegende Ganzzahl-Instruktionen (I), Multiplikation/Division (M), atomare Operationen (A)-Erweiterungen
• Bitbreiten-bewusste Programmierstrategien für 32-Bit- und 64-Bit-RISC-V-Ziele
• Aufrufkonventionen und Stack-Frame-Verwaltung für eingebettete und Echtzeit-Software-Systeme

Beherrschung der Compiler-Toolchain

• LLVM-basierte Compiler-Toolchain: Clang, LLVM, Binutils für RISC-V-Cross-Kompilierung
• Linker-Skripte, Sektionen und Speicherlayout-Konfiguration für Bare-Metal- und RTOS-Umgebungen
• Compiler-Intrinsics, Optimierungsstufen und Profiling-gesteuertes Code-Tuning
• Open-Source-Toolchain-Entwicklungsworkflows: Bauen, Testen und Paketieren eigener GCC/Clang-Toolchains

Entwicklung von eingebetteten Systemen und Echtzeitbetriebssystemen

Bare-Metal- und RTOS-Programmierung

• Rust-Systemprogrammierung für RISC-V: Zero-Cost-Abstraktionen, unsichere Speicherverwaltung und Bare-Metal-Entwicklung
• No-Std-Umgebungen: eigene Linker, Geräte-Treiber-Entwicklung und memory-mapped I/O
• Zephyr RTOS und Buildroot BSP-Entwicklung für RISC-V-Ziele
• Anbindung von Peripherie: Programmierung von GPIO, I2C, SPI, UART und DMA-Controllern

Optimierung von Stromverbrauch und Leistung

• Clock Gating, Power-Domain-Verwaltung und Optimierung niedriger Stromverbrauchsmodi
• Zyklusgenaue Leistungsanalyse mit Simulationsprofilern und Hardware-Leistungszählern
• Echtzeit-Interrupt-Latenz-Anpassung für sicherheitskritische Anwendungen

Linux-Kernel- und Bootloader-Entwicklung für RISC-V

Boot-Firmware- und Bootloader-Ökosystem

• OpenSBI (Implementierung der SBI-Spezifikation): Bootloader-Firmware-Entwicklung
• UEFI/EDK II auf RISC-V: Entwicklung moderner Firmware-Boot-Stacks
• Portierung von Coreboot und U-Boot für RISC-V-Einzelplattenrechner

Linux-Kernel-Integration

• Beiträge zum RISC-V-Mainline-Kernel: Device-Tree-Overlays, CPU-Topologie und Entwicklung von Interrupt-Controller (AIA)-Treibern
• Vendor-BSP-Entwicklung und Kernel-Konfiguration für kundenspezifische SoC-Plattformen
• Dateisystem-Unterstützung, Netzwerk-Stack und Containerisierung (Docker, Kubernetes) auf RISC-V-Host-Systemen

RISC-V-SoC-Design und FPGA-Prototypierung

Multicore-SoC-Architektur und Integration

• Methoden des Network-on-Chip (NoC)-Designs für RISC-V-Multi-Core-Prozessoren
• Axi4/CHI-Speicherkohärenz und Inter-Prozessor-Kommunikationsprotokolle
• Integration von Open-Source-IP: OpenCores, ChIPS Framework und vendor-spezifische RTL-Komponenten
• Bus-Matrix-Design und Integration von Speichercontrollern (DDR, SRAM, eMMC, PCIe)

FPGA-basierte Prozessoren-Prototypierung

• FPGA-Synthese und Implementierung von RISC-V-Kernen (z. B. BOOM, VexRiscv, PULP)
• SystemVerilog Assertions (SVA) und UVM-basierte funktionelle Verifikationsmethodik
• Formale Verifikationswerkzeuge und Eigenschafts-basiertes Testing für die Validierung von RISC-V-Kernen

RISC-V-Vektor-Erweiterungen und domänenspezifische Beschleunigung

Tiefgehende Analyse der RVV (RISC-V Vector) Extension

• Vektor-Load/Store, Vektor-fused multiply-add (VFMA) und Beschleunigung der Matrixberechnung
• Variable Längen-Vektoroperationen (VL, VLEN) für arbeitslastoptimierte SIMD-Ausführung
• Vektor-Maskenoperationen, Segmentsteuerung und Datentypflexibilität für DSP- und ML-Arbeitslasten

Design von Custom-DSP und domänenspezifischen Instruktionen

• Entwicklung domänenspezifischer Beschleuniger durch Custom-Extensions und CBAR-basierte Operandenschnittstellen
• Modifikationen des Compiler-Frontends für die Generierung von Custom-Instruktionen und Code-Emission
• Hardware-Software-Partitionierungsstrategien für die Integration von Beschleunigern in Produktions-SOCs

KI-Beschleunigung und Edge-Machine-Learning auf RISC-V

NPU-Design und Integration für RISC-V-Prozessoren

• Architektur der Neural Processing Unit: Systolic Arrays, Tensor Cores und Gewichtskompression für On-Chip-KI-Beschleunigung
• Modell-Quantisierungstechniken (INT8, INT4, FP8) für den Edge-Einsatz auf RISC-V
• Framework-Kompatibilität: TensorFlow Lite Micro, ONNX Runtime und PyTorch Edge auf RISC-V-Zielen

Heterogenes Computing für KI-Arbeitslasten

• Gemeinsames Design von RISC-V-Host-CPU und KI-Beschleuniger-NPU für Echtzeit-Inferenz-Pipelines
• Optimierung des Speichersubsystems: HBM/DDR-Bandbreitenverwaltung für ML-Modellgewichte und Aktivierungen
• Thermische und Stromverbrauchsbudgetierung für Edge-KI-Inferenzsysteme

Hardware-Sicherheit und Vertrauliches Computing auf RISC-V

Physikalischer Speicherschutz und Vertrauenswürdige Ausführung

• Physikalischer Speicherschutz (PMP) und Sicherheitsmechanismen des Page-Table-Walkers
• Secure Enclave/TEE-Architekturen für RISC-V: OP-TEE-Integration, SEV-ähnliche vertrauenswürdige Ausführungsumgebungen
• Sicherheit der Boot-Kette: Vertrauenswürdige Grundlage (Root of Trust), Secure Boot und gemessene Start-Zertifizierung (Attestation)

Kryptografische Beschleunigung

• RISC-V-Krypto-Erweiterungen (Zk, Zkr, K-Extensions): Beschleunigung von SHA, AES, RSA, RSA-PSS und ECC
• Integration von Post-Quanten-Kryptografie (PQC) für RISC-V-Prozessoren der nächsten Generation
• Minderungstechniken für Side-Channel-Angriffe: Constant-Time-Programmierung, Maskierung und hardwarebasierte Zufallsgeneratoren

Erweiterte Custom-Architektur und ISA-Extensions-Design

Domänenspezifische Architektur und Custom-Instruktions-Extensions

• ISA-Extension-Design-Methodik: Codierung, Codierungstabellen, ABI-Auswirkungsanalyse und RISC-V-International-Spezifikationseinreichungsprozess
• Design der Custom-Registerdatei mit CBAR (Custom Base Address Registers) für die Operandenverteilung
• Instruktions-Pipelining, Hazard-Erkennung und Pipeline-Modifikationen für Custom-Extensions

Verifikation und Freigabe von Custom-Architektur-Modifikationen

• Testbench-Design für Custom-Extensions: Gerichtetes vs. constraints-basiertes zufälliges Stimulus-Generierung
• Regressionstest-Frameworks und coverage-getriebene Verifikation für architektonische Modifikationen
• Interoperabilitätstests: Sicherstellung, dass Custom-Instruktionen innerhalb der etablierten ABI-Restriktionen funktionieren

Sicherheitskritische und Automotive-RISC-V-Anwendungen

Funktionale Sicherheit und Automotive-Standard-Konformität

• ISO 26262 funktionale Sicherheitskonformität für RISC-V-Automotive-Prozessoren
• ASIL-Q-Klassifizierung und Entwicklung von Sicherheitsmanuellen für RISC-V-Silizium-IP
• Deterministische Interrupt-Behandlung, Lockstep-Kernpaare und Speicherschutz für sicherheitskritische RISC-V-Systeme

Industrielle Echtzeit- und Edge-Computing-Anwendungen

• IEC 61508 SIL-Konformität und deterministische Planung auf RISC-V-Multicore-Plattformen
• Entwicklung von Industrie-IoT-Gateways mit RISC-V: Konnektivität, Edge-Analysen und OTA-Firmware-Update-Systeme

Capstone-Projekt: Ende-zu-Ende-RISC-V-Systementwicklung

Lebenszyklus-übergreifendes Projekt

• Architekturspezifikation: ISA-Extensions und Kerneinstellungsdesign für einen definierten Anwendungsfall
• RTL-Implementierung in SystemVerilog mit UVM-Testbenches und formaler Verifikationsabdeckung
• FPGA-Prototypierung, Boot-Firmware-Entwicklung und Bare-Metal-Treiber-Stack-Integration
• Linux-BSP und Toolchain-Anpassung für den Custom-RISC-V-Kern
• KI-Arbeitslast-Deployment: NPU-Integration, Modell-Quantisierung und Leistungs-Benchmarking
• Sicherheitsvalidierung: PMP-Durchsetzung, Secure Boot und kryptografisches Beschleunigungs-Benchmarking
• Technische Architekturdokumentation, IP-Strategie-Analyse und Präsentation im funktionsübergreifenden Team