Vielen Dank für die Zusendung Ihrer Anfrage! Eines unserer Teammitglieder wird Sie in Kürze kontaktieren.
Vielen Dank, dass Sie Ihre Buchung abgeschickt haben! Eines unserer Teammitglieder wird Sie in Kürze kontaktieren.
Schulungsübersicht
RISC-V-Architekturgrundlagen und Überblick über das Ökosystem
RISC-V-ISA-Landschaft und Branchenadoption
- Offene ISA-Philosophie und der Standardisierungsprozess von RISC-V International
- Mentales Modell von RISC-V: Load-Store-Architektur, Registerdatei, Byte-Reihenfolge
- Vergleich mit ARM, x86 und POWER: Zielkonflikte bei heterogenen Computing-Architekturen
- Bewertung der Ökosystem-Reife: SiFive, T-Head, Western Digital und die wachsende Open-Source-Silizium-Gemeinschaft
- Standardisierte Schnittstellen: RISC-V Privileged ISA, Machine Software Abstraction Layer (MSBL)
Speichermodelle und ABI-Konformität
- Spezifikation der Unprivileged Architecture: CSR-Map, Ausnahmebehandlung und Speicherschichten
- RV32I-/RV64I-Instruktionssätze und ABI-Konformität für plattformübergreifende Binärportabilität
- Speicherreihenfolgekonventionen und Barrier-Instruktionen für Multiprozessorsysteme
RISC-V-Assembly-Programmierung und Compiler-Toolchain
Tiefenprogrammierung auf Instruktionsebene
- Basis-Ganzzahl-Instruktionen (I), Multiplikation/Division (M), atomare Operationen (A) Erweiterungen
- Bit-Tiefe-angepasste Programmierstrategien für 32-Bit- und 64-Bit-RISC-V-Zielplattformen
- Aufrufkonventionen und Stackframe-Verwaltung für eingebettete Echtzeitsysteme
Kompetenz in Compiler-Toolchains
- LLVM-basierte Compiler-Toolchain: Clang, LLVM, Binutils für RISC-V-Cross-Kompilierung
- Linker-Skripte, Sektionen und Speicherauslegungskonfiguration für Bare-Metal- und RTOS-Umgebungen
- Compiler-Intrinsics, Optimierungsebenen und profiling-getriebene Codeoptimierung
- Arbeitsabläufe zur Entwicklung von Open-Source-Toolchains: Erstellen, Testen und Verpacken benutzerdefinierter GCC/Clang-Toolchains
Entwicklung eingebetteter Systeme und Echtzeit-Betriebssysteme
Bare-Metal- und RTOS-Programmierung
- Rust-Systemprogrammierung für RISC-V: Zero-Cost-Abstraktionen, unsichere Speicherverwaltung und Bare-Metal-Entwicklung
- No-Std-Umgebungen: benutzerdefinierte Linker, Gerätetreiberentwicklung und Memory-Mapped I/O
- Zephyr RTOS und Buildroot BSP-Entwicklung für RISC-V-Zielplattformen
- Peripherieschnittstellen: GPIO, I2C, SPI, UART und DMA-Controller-Programmierung
Leistungs- und Energieoptimierung
- Clock Gating, Power-Domain-Management und Optimierung von Energiesparmodi
- Zyklusgenaue Leistungsanalyse mit Simulationsprofilern und Hardware-Leistungszählern
- Echtzeit-Interrupt-Latenzoptimierung für sicherheitskritische Anwendungen
Linux-Kernel- und Bootloader-Entwicklung für RISC-V
Boot-Firmware und Bootloader-Ökosystem
- OpenSBI (Implementierung der SBI-Spezifikation): Bootloader-Firmware-Entwicklung
- UEFI/EDK II auf RISC-V: Entwicklung moderner Firmware-Bootschichten
- Coreboot und U-Boot-Porting für RISC-V-Einplatinencomputer
Linux-Kernel-Integration
- Mitwirkung am Mainline-Kernel von RISC-V: Device Tree Overlays, CPU-Topologie und Interrupt-Controller (AIA)-Treiberentwicklung
- Herstellerspezifische BSP-Entwicklung und Kernel-Konfiguration für benutzerdefinierte SoC-Plattformen
- Dateisystemsupport, Netzwerkstack und Containerisierungssupport (Docker, Kubernetes) auf RISC-V-Hostsystemen
RISC-V-SoC-Design und FPGA-Prototyping
Multi-Core SoC-Architektur und Integration
- Network-on-Chip (NoC)-Designmethodiken für RISC-V-Multi-Core-Prozessoren
- Axi4/CHI-Cache-Kohärenz und Inter-Processor-Communication-Protokolle
- Integration von Open-Source-IP: OpenCores, ChIPS Framework und herstellerspezifische RTL-Komponenten
- Bus-Matrix-Design und Speicherkontroller-Integration (DDR, SRAM, eMMC, PCIe)
FPGA-basierte Prozessorprototypisierung
- FPGA-Synthese und Implementierung von RISC-V-Kernen (z. B. BOOM, VexRiscv, PULP)
- SystemVerilog Assertions (SVA) und UVM-basierte methodische funktionale Verifikation
- Formalverifikationswerkzeuge und eigenschaftsbasiertes Testen zur RISC-V-Kernvalidierung
RISC-V-Vektorerweiterungen und domänenspezifische Beschleunigung
Tiefe Analyse der RVV (RISC-V Vector) Erweiterung
- Vektor-Laden/Speichern, Vector-Fused Multiply-Add (VFMA) und Matrixberechnungsbeschleunigung
- Variable-Länge-Vektoroperationen (VL, VLEN) für arbeitslastoptimierte SIMD-Ausführung
- Vektor-Maskenoperationen, Segmentsteuerung und Datentypflexibilität für DSP- und ML-Arbeitslasten
Benutzerdefinierte DSP- und domänenspezifische Instruktionen
- Design von domänenspezifischen Beschleunigern durch benutzerdefinierte Erweiterungen und CBAR-basierte Operandenschnittstellen
- Compiler-Frontend-Anpassungen für die Generierung benutzerdefinierter Instruktionen und Code-Emission
- Hardware-Software-Partitionierungsstrategien für die Integration von Beschleunigern in Produktions-SoCs
KI-Beschleunigung und Edge-Machine-Learning auf RISC-V
NPU-Design und Integration für RISC-V-Prozessoren
- Architektur von Neural Processing Units: systolische Arrays, Tensor-Kerne und Gewichtskompression für On-Chip-KI-Beschleunigung
- Modellquantisierungstechniken (INT8, INT4, FP8) für Edge-Deployments auf RISC-V
- Framework-Kompatibilität: TensorFlow Lite Micro, ONNX Runtime und PyTorch Edge auf RISC-V-Zielplattformen
Heterogenes Computing für KI-Arbeitslasten
- Co-Design des RISC-V-Host-CPU mit AI-Beschleuniger-NPU für Echtzeit-Inferenz-Pipelines
- Optimierung der Speichersubsysteme: HBM/DDR-Bandbreitenmanagement für ML-Modellgewichte und Aktivierungen
- Thermische und energetische Budgetierung für Edge-AI-Inferenzsysteme
Hardware-Sicherheit und Confidential Computing auf RISC-V
Physischer Speicherschutz und Trusted Execution
- Physical Memory Protection (PMP) und Page Table Walker-Sicherheitsmechanismen
- Sichere Enclave/TEE-Architekturen für RISC-V: OP-TEE-Integration, SEV-Klasse vertrauenswürdige Ausführungsumgebungen
- Boot-Ketten-Sicherheit: Root of Trust, Secure Boot und Measured Launch Attestation
Kryptografische Beschleunigung
- RISC-V-kryptografische Erweiterungen (Zk, Zkr, K-Erweiterungen): SHA-, AES-, RSA-, RSA-PSS- und ECC-Beschleunigung
- Integration Post-Quantum Cryptography (PQC) für RISC-V-Prozessoren der nächsten Generation
- Minderungsmethoden gegen Seitenkanalangriffe: konstantzeitliche Programmierung, Maskierung und Hardware-Zufallszahlengeneratoren
Fortgeschrittenes benutzerdefiniertes Architektur- und ISA-Erweiterungsdesign
Domänenspezifische Architektur und benutzerdefinierte Instruktionserweiterungen
- Methodik zum Design von ISA-Erweiterungen: Codierung, Codierungstabellen, ABI-Auswirkungsanalyse und Einreichungsprozess bei RISC-V International
- Design benutzerdefinierter Registerdateien mit CBAR (Custom Base Address Registers) für Operanden-Dispatch
- Instruktion-Pipelining, Hazard-Erkennung und Pipeline-Anpassungen für benutzerdefinierte Erweiterungen
Verifikation und Freigabe von Architekturmodifikationen
- Testbench-Design für benutzerdefinierte Erweiterungen: gerichtete vs. constraint-basierte Stimulus-Generierung
- Regressionstest-Frameworks und abdeckungsgetriebene Verifikation von Architekturentwicklungen
- Interoperabilitätstests: Sicherstellung, dass benutzerdefinierte Instruktionen innerhalb etablierter ABI-Einschränkungen funktionieren
Sicherheitskritische und Automotive-RISC-V-Anwendungen
Funktionale Sicherheit und Einhaltung von Automobilstandards
- ISO 26262-Funktionssicherheitskonformität für RISC-Automobilprozessoren
- ASIL-Q-Klassifizierung und Erstellung von Safety-Manuals für RISC-V-Silizium-IP
- Deterministische Interrupt-Behandlung, Lockstep-Core-Paare und Speicherschutz für sicherheitskritische RISC-V-Systeme
Industrielle Echtzeit- und Edge-Computing-Anwendungen
- IEC 61508 SIL-Konformität und deterministisches Scheduling auf RISC-V-Multi-Core-Plattformen
- Entwicklung von Industrial-IoT-Gateways mit RISC-V: Konnektivität, Edge-Analytics und OTA-Firmware-Aktualisierungssysteme
Capstone-Projekt: End-to-End RISC-V-Systementwicklung
Vollständiges Lifecycle-Projekt
- Architekturspezifikation: Design von ISA-Erweiterungen und Kernkonfiguration für einen definierten Anwendungsfall
- RTL-Implementierung in SystemVerilog mit UVM-Testbenches und Formalverifikationsabdeckung
- FPGA-Prototyping, Boot-Firmware-Entwicklung und Integration des Bare-Metal-Treiberstacks
- Linux BSP und Toolchain-Anpassung für den benutzerdefinierten RISC-V-Kern
- Bereitstellung von KI-Arbeitslasten: NPU-Integration, Modellquantisierung und Leistungsbenchmarking
- Sicherheitsvalidierung: PMP-Durchsetzung, Secure Boot und kryptografische Beschleunigungsbenchmarks
- Technische Architekturdokumentation, IP-Strategieanalyse und praxisorientierte Teampräsentation
Voraussetzungen
Keine.
21 Stunden
Erfahrungsberichte (2)
Die Erklärungen und Interaktivität des Trainers waren ausgezeichnet; er hat das Thema wirklich gut vermittelt. Obwohl ich wahrscheinlich nicht erfahren genug war, habe ich dennoch sehr viel daraus gelernt!
Pieter Bruynseels - Spot Buy Center BV
Kurs - Design Patterns
Maschinelle Übersetzung
Ich mochte die Plattform, die wir verwendet haben. Sie war wirklich gut und einfach zu bedienen. Ich mochte den TypeScript-Bereich, insbesondere den Teil über Namespaces und Module.
Robert - DB Global Technology
Kurs - JavaScript - Advanced Programming
Maschinelle Übersetzung
