Vielen Dank für die Zusendung Ihrer Anfrage! Eines unserer Teammitglieder wird Sie in Kürze kontaktieren.
Vielen Dank, dass Sie Ihre Buchung abgeschickt haben! Eines unserer Teammitglieder wird Sie in Kürze kontaktieren.
Schulungsübersicht
Grundlagen der RISC-V-Architektur und Überblick über das Ökosystem
RISC-V-ISA-Landschaft und industrielle Adoption
- Philosophie offener ISAs und die Landschaft der Standardisierung durch RISC-V International
- Geistiges Modell von RISC-V: Load-Store-Architektur, Registerdatei, Byte-Reihenfolge
- Vergleich mit ARM, x86 und POWER: Trade-offs für heterogene Rechenarchitekturen
- Bewertung der Ökosystem-Reife: SiFive, T-Head, Western Digital und die wachsende Community von Open-Source-Silizium
- Standardisierte Schnittstellen: RISC-V Privileged ISA, Machine Software Abstraction Layer (MSBL)
Speichermodelle und ABI-Konformität
- Spezifikation der Unprivileged Architecture: CSR-Map, Ausnahmebehandlung und Speicherschichten
- Instruktionssätze RV32I / RV64I und ABI-Konformität für die binäre Portabilität über Plattformen hinweg
- Konventionen zur Speicherordnung und Barrier-Instruktionen für Multiprozessorsysteme
RISC-V-Assembly-Programmierung und Compiler-Toolchain
Low-Level-Instruktionsprogrammierung
- Basis-Ganzzahlinstruktionen (I), Multiplikation/Division (M), atomare Operationen (A) Erweiterungen
- Bit-Breite-bewusste Programmierstrategien für 32-Bit- und 64-Bit-RISC-V-Zielplattformen
- Aufrufkonventionen und Stack-Frame-Management für eingebettete Echtzeitsoftwaresysteme
Beherrschung der Compiler-Toolchain
- LLVM-basierte Compiler-Toolchain: Clang, LLVM, Binutils für die RISC-V-Cross-Kompilierung
- Linker-Skripte, Abschnitte und Speicheraufbau-Konfiguration für Bare-Metal- und RTOS-Umgebungen
- Compiler-Intrinsics, Optimierungsebenen und profildriving Code-Tuning
- Entwicklung von Open-Source-Toolchains: Erstellen, Testen und Verpacken benutzerdefinierter GCC/Clang-Toolchains
Entwicklung eingebetteter Systeme und Echtzeit-Betriebssysteme (RTOS)
Bare-Metal- und RTOS-Programmierung
- Rust-Systemsprogrammierung für RISC-V: Zero-Cost-Abstraktionen, sicheres Speichermanagement und Bare-Metal-Entwicklung
- No-Std-Umgebungen: benutzerdefinierte Linker, Entwicklung von Gerätetreibern und Memory-Mapped I/O
- Zephyr RTOS und Buildroot-BSP-Entwicklung für RISC-V-Zielplattformen
- Peripherie-Schnittstellen: GPIO, I2C, SPI, UART und DMA-Controller-Programmierung
Leistungs- und Energieoptimierung
- Takt-Gating, Management von Power-Domains und Optimierung im Low-Power-Modus
- Zyklusgenaue Leistungsanalyse mit Simulationsprofilern und Hardware-Leistungszählern
- Tuning der Echtzeit-Interrupt-Latenz für sicherheitskritische Anwendungen
Linux-Kernel- und Bootloader-Entwicklung für RISC-V
Boot-Firmware und Bootloader-Ökosystem
- OpenSBI (Implementierung der SBI-Spezifikation): Entwicklung von Bootloader-Firmware
- UEFI/EDK II auf RISC-V: Entwicklung eines modernen Firmware-Boot-Stacks
- Portierung von Coreboot und U-Boot für RISC-V-Einzplatinencomputer
Linux-Kernel-Integration
- Beiträge zum Mainline-Kernel für RISC-V: Device-Tree-Overlays, CPU-Topologie und Entwicklung von Interrupt-Controller-Treibern (AIA)
- Entwicklung von Vendor BSPs und Kernel-Konfigurationen für benutzerdefinierte SoC-Plattformen
- Dateisystemunterstützung, Netzwerkstack und Containerisierungsunterstützung (Docker, Kubernetes) auf RISC-V-Hostsystemen
RISC-V-SoC-Design und FPGA-Prototyping
Multicore-SoC-Architektur und Integration
- Network-on-Chip (NoC)-Designmethodologien für RISC-V-Multicore-Prozessoren
- Axi4/CHI-Cache-Kohärenz und Protokolle für die Interprozesskommunikation
- Integration von Open-Source-IP: OpenCores, ChIPS-Framework und vendor-spezifische RTL-Komponenten
- Bus-Matrix-Design und Integration des Speichercontrollers (DDR, SRAM, eMMC, PCIe)
FPGA-basierte Prozessor-Prototypisierung
- FPGA-Synthese und Implementierung von RISC-V-Kernen (z. B. BOOM, VexRiscv, PULP)
- SystemVerilog Assertions (SVA) und UVM-basierte funktionale Verifikationsmethodik
- Formale Verifikationstools und eigenschaftsbasiertes Testen zur Validierung von RISC-V-Kernen
RISC-V-Vektorerweiterungen und domänenspezifische Beschleunigung
Vertiefung in die RVV (RISC-V Vector) Erweiterung
- Vector Load/Store, vector-fused multiply-add (VFMA) und Beschleunigung von Matrixberechnungen
- Vektoroperationen variabler Länge (VL, VLEN) für arbeitssatzoptimierte SIMD-Ausführung
- Vector-Mask-Operationen, Segmentsteuerung und Datentypflexibilität für DSP- und ML-Arbeitssätze
Benutzerdefinierte DSP- und domänenspezifische Instruktionendesign
- Entwurf von domänenspezifischen Beschleunigern durch benutzerdefinierte Erweiterungen und CBAR-basierte Operandenschnittstellen
- Anpassungen der Compiler-Front-Ends zur Generierung benutzerdefinierter Instruktionen und Codeausgabe
- Hardware-Software-Partitionierungsstrategien für die Integration von Beschleunigern in produzierbare SoCs
KI-Beschleunigung und Edge-Machine-Learning auf RISC-V
NPU-Design und -Integration für RISC-V-Prozessoren
- Architektur von Neural Processing Units: Systolische Arrays, Tensor-Kerns und Gewichtskompression für On-Chip-KI-Beschleunigung
- Modellquantisierungstechniken (INT8, INT4, FP8) für den Edge-Einsatz auf RISC-V
- Framework-Kompatibilität: TensorFlow Lite Micro, ONNX Runtime und PyTorch Edge auf RISC-V-Zielplattformen
Heterogenes Computing für KI-Arbeitssätze
- Ko-Design des RISC-V-Host-CPU mit AI-Beschleuniger-NPU für Echtzeit-Inferenz-Pipelines
- Optimierung der Speichersubsysteme: HBM/DDR-Bandbreitenmanagement für ML-Modellgewichte und Aktivierungen
- Thermische und Energiebudgets für KI-Inferenzsysteme am Edge
Hardware-Sicherheit und Confidential Computing auf RISC-V
Physischer Speicherschutz und Trusted Execution
- Physical Memory Protection (PMP) und Sicherheitsmechanismen des Page Table Walker
- Safe Enclave/TEE-Architekturen für RISC-V: OP-TEE-Integration, SEV-Klasse vertrauenswürdige Ausführungsumgebungen
- Boot-Ketten-Sicherheit: Root of Trust, Secure Boot und attestierte gemessene Starts (Measured Launch)
Kryptografische Beschleunigung
- RISC-V kryptografische Erweiterungen (Zk, Zkr, K-Erweiterungen): SHA-, AES-, RSA-, RSA-PSS- und ECC-Beschleunigung
- Integration von Post-Quanten-Kryptographie (PQC) für RISC-V-Prozessoren der nächsten Generation
- Techniken zur Abwehr von Side-Channel-Angriffen: konstantzeitliche Programmierung, Maskierung und Hardware-Zufallszahlengeneratoren
Fortschrittliches benutzerdefiniertes Architektur- und ISA-Erweiterungsdesign
Domänenspezifische Architektur und benutzerdefinierte Instruktionserweiterungen
- Methodologie zum Design von ISA-Erweiterungen: Codierung, Codierungstabellen, ABI-Auswirkungsanalyse und Einreichungsprozess bei RISC-V International
- Design benutzerdefinierter Registerdateien mit CBAR (Custom Base Address Registers) zur Operanden-Dispatch
- Instruktions-Pipelining, Hazard-Erkennung und Pipeline-Anpassungen für benutzerdefinierte Erweiterungen
Verifikation und Signoff von Architekturmodifikationen
- Testbench-Design für benutzerdefinierte Erweiterungen: gerichtetes versus einschränkungs-basiertes Stimulus-Generierung
- Regressionstest-Frameworks und abdeckungsgetriebene Verifikation für Architekturmodifikationen
- Interoperabilitätstests: Sicherstellung, dass benutzerdefinierte Instruktionen innerhalb etablierter ABI-Einschränkungen funktionieren
Sicherheitskritische und automotive RISC-V-Anwendungen
Funktionale Sicherheit und Konformität mit Automotive-Standards
- ISO 26262-Konformität für die funktionale Sicherheit von RISC-V-Automobiprozessoren
- ASIL-Q-Klassifizierung und Entwicklung von Safety-Manuals für RISC-Silizium-IP
- Deterministische Interrupt-Behandlung, Lockstep-Core-Paare und Speicherschutz für sicherheitskritische RISC-V-Systeme
Industrielle Echtzeit- und Edge-Computing-Anwendungen
- IEC 61508 SIL-Konformität und deterministische Scheduling auf RISC-V-Multicore-Plattformen
- Entwicklung von Industrie-IoT-Gateways mit RISC-V: Konnektivität, Edge-Analytik und OTA-Firmware-Update-Systeme
Capstone-Projekt: End-to-End-RISC-V-Systementwicklung
Vollständiger Lebenszyklus-Projekt
- Architekturspezifikation: Design von ISA-Erweiterungen und Core-Konfiguration für einen definierten Anwendungsfall
- RTL-Implementierung in SystemVerilog mit UVM-Testbänken und formaler Verifikationsabdeckung
- FPGA-Prototypisierung, Entwicklung der Boot-Firmware und Integration des Bare-Metal-Treiber-Stacks
- BSP- und Toolchain-Anpassung für den benutzerdefinierten RISC-V-Core
- Bereitstellung von KI-Arbeitssätzen: NPU-Integration, Modellquantisierung und Leistungsbewertung
- Sicherheitsvalidierung: PMP-Durchsetzung, Secure Boot und Benchmarking der kryptografischen Beschleunigung
- Dokumentation der technischen Architektur, Analyse der IP-Strategie und Präsentation vor einem funktionsübergreifenden Team
21 Stunden
Erfahrungsberichte (2)
Die Erklärungen und Interaktivität des Trainers waren ausgezeichnet; er hat das Thema wirklich gut vermittelt. Obwohl ich wahrscheinlich nicht erfahren genug war, habe ich dennoch sehr viel daraus gelernt!
Pieter Bruynseels - Spot Buy Center BV
Kurs - Design Patterns
Maschinelle Übersetzung
Ich mochte die Plattform, die wir verwendet haben. Sie war wirklich gut und einfach zu bedienen. Ich mochte den TypeScript-Bereich, insbesondere den Teil über Namespaces und Module.
Robert - DB Global Technology
Kurs - JavaScript - Advanced Programming
Maschinelle Übersetzung
